[교육] Verilog/SystemVerilog HDL 교육

2006-12-14l 조회수 13243




안녕하십니까? SoC설계기술사업단입니다.

SoC설계기술사업단에서는 서울대학교 HW 설계 관련 연구실의 Verilog 언어 및 SystemVerilog 언어 활성화를

위하여 아래와 같이 HDL 언어 특강을 개최할 예정입니다.

관심 있는 분들의 많은 참석 바랍니다.



[ Verilog 교육 ]

1. 일시: 2006. 12. 26 (화) 09:00~17:00

2. 장소: 서울대 301동 207호 전산실

3. 교육대상: 서울대 HW 설계관련 대학원생

4. 강사: 삼성전자 조진현 책임연구원                                          

5. 내용: Verilog HDL 이론 및 실습

6. 기타: 교육비 무료, 신청 마감(~12.19)



[ SystemVerilog 교육 ]

1. 일시: 2006. 12. 27 (수) ~ 28 (목) 09:00~17:00

2. 장소: 서울대 301동 207호 전산실

3. 교육대상: 서울대 HW 설계관련 대학원생

4. 강사: Synopsys Korea 유병구 이사

5. 내용: SystemVerilog HDL 이론 및 실습, VCS 사용법 강의

6. 기타: 교육비 무료, 신청 마감(~12.19)



현재 Verilog 교육 및 SystemVerilog 교육용 툴인 VCS의 라이센스 copy수가 한정 되어 있어

신청 인원 초과시 선착순으로 접수토록 하겠습니다.



교육 참가 신청은 SoC설계기술사업단 이정은 행정원(T.02-880-5457, lje@soc.snu.ac.kr)에게

메일로 신청하시면 되겠습니다.



감사합니다.